Implementierung eines verlustleistungsoptimierten Dezimators für kaskadierte Sigma-Delta Analog-Digital Umsetzer

Abstract. Dieser Beitrag stellt die Implementierung eines neuartigen Ansatzes einer effizienten Dezimator-Architektur für kaskadierte Sigma-Delta Modulatoren vor. Die Rekombinationslogik kaskadierter Modulatoren und die Korrektur des Verstärkungsfehlers zeitkontinuierlicher (CT) Modulatoren werden in die erste Stufe des Dezimators integriert. Eine entsprechende Filtertopologie wird hergeleitet und auf einem Hardware-Emulator der Firma Mentor Graphics implementiert. Der Vergleich der vorgeschlagenen Struktur mit einer herkömmlichen Implementierung zeigt eine nennenswerte Verbesserung der Effizienz.