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Advances in Radio Science An open-access journal of the U.R.S.I. Landesausschuss in der Bundesrepublik Deutschland e.V.
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Volume 7
Adv. Radio Sci., 7, 213–218, 2009
https://doi.org/10.5194/ars-7-213-2009
© Author(s) 2009. This work is distributed under
the Creative Commons Attribution 3.0 License.
Adv. Radio Sci., 7, 213–218, 2009
https://doi.org/10.5194/ars-7-213-2009
© Author(s) 2009. This work is distributed under
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  19 May 2009

19 May 2009

Hardwarearchitektur für einen universellen LDPC Decoder

C. Beuschel and H.-J. Pfleiderer C. Beuschel and H.-J. Pfleiderer
  • Institut für Allgemeine Elektrotechnik und Mikroelektronik, Universität Ulm, Albert-Einstein-Allee 43, 89081 Ulm, Germany

Abstract. Im vorliegenden Beitrag wird eine universelle Decoderarchitektur für einen Low-Density Parity-Check (LDPC) Code Decoder vorgestellt. Anders als bei den in der Literatur häufig beschriebenen Architekturen für strukturierte Codes ist die hier vorgestellte Architektur frei programmierbar, so dass jeder beliebige LDPC Code durch eine Änderung der Initialisierung des Speichers für die Prüfmatrix mit derselben Hardware decodiert werden kann. Die größte Herausforderung beim Entwurf von teilparallelen LDPC Decoder Architekturen liegt im konfliktfreien Datenaustausch zwischen mehreren parallelen Speichern und Berechnungseinheiten, wozu ein Mapping und Scheduling Algorithmus benötigt wird. Der hier vorgestellte Algorithmus stützt sich auf Graphentheorie und findet für jeden beliebigen LDPC Code eine für die Architektur optimale Lösung. Damit sind keine Wartezyklen notwendig und die Parallelität der Architektur wird zu jedem Zeitpunkt voll ausgenutzt.

Publications Copernicus
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